Verilog视频 16节-初级资料-视频资料(持续更新)-学习资料-Intel FPGA教学资源分享/Altera FPGA学习教程
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    Verilog视频 16节

    01 硬件描述语言概述

    01 硬件描述语言概述

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    01硬件描述语言概述
    02 Verilog HDL有什么用处

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    03 学习FPGA选择verilog还是vhdl

    03 学习FPGA选择verilog还是vhdl

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    03学习FPGA选择verilog还是vhdl
    04 FPGA设计中如何避免冒险竞争

    04 FPGA设计中如何避免冒险竞争

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    05 Verilog中行为级和RTL级

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    05Verilog中行为级和RTL级
    06 Verilog模块的编写和验证

    06 Verilog模块的编写和验证

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    06Verilog模块的编写和验证
    07 modelsim和quartus的使用

    07 modelsim和quartus的使用

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    07modelsim和quartus的使用
    08 Verilog模块的基本构成要素

    08 Verilog模块的基本构成要素

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    08Verilog模块的基本构成要素
    09 Verilog模块中的信号

    09 Verilog模块中的信号

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    09Verilog模块中的信号
    10 Verilog中reg和wire的不同点

    10 Verilog中reg和wire的不同点

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    10Verilog中reg和wire的不同点
    11 Verilog中阻塞与非阻塞

    11 Verilog中阻塞与非阻塞

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    11Verilog中阻塞与非阻塞
    12 FPGA中数字系统的构成

    12 FPGA中数字系统的构成

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    12FPGA中数字系统的构成
    13 Verilog中两种不同的赋值语句

    13 Verilog中两种不同的赋值语句

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    13Verilog中两种不同的赋值语句
    14 FPGA设计中时序逻辑设计要点

    14 FPGA设计中时序逻辑设计要点

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    14FPGA设计中时序逻辑设计要点
    15 Verilog模块的种类和用途

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    15Verilog模块的种类和用途
    16 为什么Verilog能支持大型设计

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    16为什么Verilog能支持大型设计